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P2010和P2020设备“不建议用于新设计”，请使用替换系列Power Architecture (T1013、T1023)和Arm Architecture (LS1012A, LS1023A)。

QorIQ® P2020和P2010通信处理器可为双核和单核应用提供更高的每瓦特性能。这些CPU采用先进的45 nm工艺技术，频率高达1.33 GHz。

P2020和P2010设备与QorIQ P1系列设备引脚兼容，提供4个可互换的高性价比解决方案，从运行频率为533 MHz的单核处理器(P1011)到运行频率为1.33 GHz的双核处理器(P2020)，可在相同的引脚布局结构中，实现4.5倍超强总频率范围。

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参考手册

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框图

Freescale QorIQ P2020/10 Communication Processor Block Diagram

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特征

内核复合体

两个(P2020)或单个(P2010)高性能Power Architecture® e500内核
高达1.33 GHz
32 KB L1和512KB L2缓存

网络元件

3个10/100/1000 Mbps增强型三速以太网控制器(eTSEC)
4个SerDes，高达3.125 GHz，控制器间多路复用，支持：
- 两个PCI Express® 接口
- 两个Serial RapidIO® 接口
- 两个SGMII接口

加速器和存储器控制

内置安全引擎
支持的协议包括SNOW、ARC4、3DES、AES、RSA/ECC、RNG、单通SSL/TLS、Kasumi、XOR加速

基本外设和互连

两个高速USB控制器(USB 2.0)
eLBC、eSDHC、双I²C、DUART、PIC、DMA和通用IO

其他特性

封装：689引脚温度增强型塑料球栅阵列封装(TEPBGA2)
0C至125C结温 -40C至125C结温可选

对比表

	P2010	P2020
内核	1	2
内核频率	800 - 1200 MHz	800 - 1200 MHz
L2缓存	512KB	512KB
DDR	32/64位DDR2/DDR3	32/64位DDR2/DDR3
GbE	3个10/100/1000	3个10/100/1000
PCIe Gen 1.0	3个控制器，带4个SERDES	3个控制器，带4个SERDES
sRIO 1.2	2 x1或1 x4	2 x1或1 x4
USB 2.0	1	1
存储卡	SD/MMC	SD/MMC
其他接口	SPI, 2个I²C, DUART	SPI, 2个I²C, DUART
加速器	SEC3.1	SEC3.1

购买/参数

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模型
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ZIP版本 AJan 14, 2013 00:00:0011.22 KBP2020BSDL
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开发IDE和生成工具
CodeWarrior Development Studio v10 for Power Architecture® Technology (Eclipse) EVAL亮点

FLEXERA版本 10.5.xNov 26, 2019 11:05:001 KBCWX-PA-PRO-EX

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配置工具
Processor Expert^® Software – Component Development Environment v1.0.4

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开发IDE和生成工具
面向网络应用的CodeWarrior^®开发套件

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1 培训

点播培训
Security 101: Introduction to Security Acceleration in QorIQ Processors

4 minEnglish

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QorIQ® P2020和P2010单核和双核通信处理器

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框图

Freescale QorIQ P2020/10 Communication Processor Block Diagram

特征

内核复合体

网络元件

加速器和存储器控制

基本外设和互连

其他特性

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应用

工业控制

消费电子

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产品简介 (1)

P2020/P2010 QorIQ Communications Processor Product Brief[P2020PB]

参考手册 (5)

EREF_RM, EREF: A Programmer's Reference Manual for Freescale Power Architecture Processors - Reference Manual[EREF_RM]

P2020 Security (SEC 3.1) Reference Manual[P2020SECRM]

Embedded Multicore: An Introduction[EMBMCRM]

PowerPC ™ e500 Core Family - Reference Manual[E500CORERM]

P2020 QorIQ Integrated Processor Reference Manual[P2020RM]亮点

工程设计要点 (1)

COM Express Pin Assignments for QorIQ Devices[EB739]

应用笔记 (30)

SEC 2/3x Descriptor Programmer’s Guide[AN3645]

AN5125, Introduction to Device Trees - Application Note[AN5125]

AN4039, PowerQUICC and QorIQ DDR3 SDRAM Controller Register Setting Considerations - Application Note[AN4039]

AN4261, P2020 QorIQ Integrated Processor Design Checklist - Application Note[AN4261]

AN4309, P2010 QorIQ Integrated Processor Design Checklist - Application Note[AN4309]

AN4848, Simple Program to Confirm PCIe Connectivity - Application Notes[AN4848]

AN4531, Achieving Persistent DRAM on PowerQUICC III and QorIQ Processors - Application Notes[AN4531]

AN3940, Hardware and Layout Design Considerations for DDR3 SDRAM Memory Interfaces - App Note[AN3940]

QorIQ eSPI Controller Register Setting Considerations and Programming Examples[AN4375]

Booting from On-Chip ROM (eSDHC or eSPI)[AN3659]

Verification of the IEEE 1588 Interface[AN4326]

SerDes Reference Clock Interfacing and HSSI Measurements Recommendations[AN4311]

Support for IEEE 1588™ Protocol in PowerQUICC and QorIQ Processors[AN3423]

DDR Interleaving for PowerQUICC and QorIQ Processors[AN3939]

AN4064, Utilizing 36-Bit Physical Addressing in U-Boot and Linux - Application Notes[AN4064]

Understanding SYSCLK Jitter[AN4056]

The SystemID Format for Power Architecture™ Development Systems[AN3638]

Booting from Serial RapidIO™/PCI Express™ on PowerQUICC™ III and QorIQ™ P1xx/P2xx[AN3646]

MPC603e and e500 Register Model Comparison[AN2490]

Implementing SGMII Interfaces on the PowerQUICC™ III[AN3869]

Determining the I2C Frequency Divider Ratio for SCL[AN2919]

AN3542, SMP Boot Process for Dual E500 Cores - Application Notes[AN3542]

PowerQUICC™ Data Cache Coherency[AN3544]

Coherency and Synchronization Requirements for PowerQUICC™ III[AN3441]

Accommodating Layer 2 Padding (Shimming) with the Enhanced Three-Speed Ethernet Controller (eTSEC)[AN3537]

Error Correction and Error Handling on PowerQUICC (TM) III Processors[AN3532]

AN3445, Migrating from e300- to e500-Based Integrated Devices - Application Notes[AN3445]

AN3531, Migrating from e600- to e500-Based Integrated Devices - Application Notes[AN3531]

Hardware and Layout Design Considerations for DDR2 SDRAM Memory Interfaces[AN2910]

AN2665, e500 Software Optimization Guide (eSOG) - Application Notes[AN2665]

应用笔记软件 (1)

Challenges in Testing for Power Rail Shorts with New Technologies[AN3372]

手册 (1)

QorIQ P2 Family Communications Processors - Application Brief[P2_FAMILY_APP_BRO]

支持信息 (2)

FSLNISTCAVP, NIST Crypto Algorithm Validation Program Certifications for NXP® Cryptographic Accelerators - White Paper[FSLNISTCAVP]

P2020 Family Customer Export Control Information[P2020FAMPECI]

数据手册 (2)

P2010 QorIQ Integrated Processor Hardware Specifications - Data Sheets[P2010EC]

P2020 QorIQ Integrated Processor Hardware Specifications - Data Sheets[P2020EC]

用户指南 (1)

Spectre and Meltdown Updates for Power ISA Cores[SPECTRE-MELTDOWN-POWER-ISA-DOC]

白皮书 (3)

Speculative Execution Vulnerabilities and Mitigations on NXP PowerPC Processors White Paper[SPECTREPPCWP]

Tuning QorIQ Processor Performance[LTEWHTPPRCRTBLA4]

Understanding Cryptographic Performance[CRYPTOWP]

简介 (5)

QorIQ™ P2020 UTM/Security Appliance Solution[P2020UTMAPPFS]

Modular AdvancedMC Platform for Broadband/LTE Base Stations Fact Sheet[LTEWIMAXFS]

P2020 Development System[P2020DS]

P2020 Reference Design Board[P2020RDB]

Fact Sheet[QP20XXFS]亮点

QorIQ^® P2020和P2010单核和双核通信处理器

FSLNISTCAVP, NIST Crypto Algorithm Validation Program Certifications for NXP^® Cryptographic Accelerators - White Paper[FSLNISTCAVP]